Hi i would like to check if my code and waveform is correct for this
32 bits data_in
7 bits CRC
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 |
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4 | entity CRC7_32 is
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5 | port (data_in : in std_logic_vector (31 downto 0);
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6 | crc_en , rst, clk : in std_logic;
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7 | crc_out : out std_logic_vector (6 downto 0));
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8 |
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9 | end CRC7_32;
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10 |
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11 | architecture behavior of CRC7_32 is
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12 |
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13 | signal crc_block: std_logic_vector (6 downto 0);
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14 | signal crc_next_state: std_logic_vector (6 downto 0);
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15 |
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16 | begin
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17 |
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18 | crc_out <= crc_block;
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19 |
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20 | crc_next_state(0) <= crc_block(5) xor crc_block(6) xor data_in(0) xor data_in(4) xor data_in(7) xor data_in(8) xor data_in(12) xor data_in(14) xor data_in(15) xor data_in(16) xor data_in(18) xor data_in(20) xor data_in(21) xor data_in(23) xor data_in(24) xor data_in(30) xor data_in(31);
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21 | crc_next_state(1) <= crc_block(6) xor crc_block(0) xor data_in(1) xor data_in(5) xor data_in(8) xor data_in(9) xor data_in(13) xor data_in(15) xor data_in(16) xor data_in(17) xor data_in(19) xor data_in(21) xor data_in(22) xor data_in(24) xor data_in(25) xor data_in(31);
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22 | crc_next_state(2) <= crc_block(0) xor crc_block(1) xor data_in(2) xor data_in(6) xor data_in(9) xor data_in(10) xor data_in(14) xor data_in(16) xor data_in(17) xor data_in(18) xor data_in(20) xor data_in(22) xor data_in(23) xor data_in(25) xor data_in(26);
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23 | crc_next_state(3) <= crc_block(1) xor crc_block(2) xor crc_block(5) xor crc_block(6) xor data_in(0) xor data_in(3) xor data_in(4) xor data_in(8) xor data_in(10) xor data_in(11) xor data_in(12) xor data_in(14) xor data_in(16) xor data_in(17) xor data_in(19) xor data_in(20) xor data_in(26) xor data_in(27) xor data_in(30) xor data_in(31);
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24 | crc_next_state(4) <= crc_block(2) xor crc_block(3) xor crc_block(6) xor data_in(1) xor data_in(4) xor data_in(5) xor data_in(9) xor data_in(11) xor data_in(12) xor data_in(13) xor data_in(15) xor data_in(17) xor data_in(18) xor data_in(20) xor data_in(21) xor data_in(27) xor data_in(28) xor data_in(31);
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25 | crc_next_state(5) <= crc_block(3) xor crc_block(4) xor data_in(2) xor data_in(5) xor data_in(6) xor data_in(10) xor data_in(12) xor data_in(13) xor data_in(14) xor data_in(16) xor data_in(18) xor data_in(19) xor data_in(21) xor data_in(22) xor data_in(28) xor data_in(29);
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26 | crc_next_state(6) <= crc_block(4) xor crc_block(5) xor data_in(3) xor data_in(6) xor data_in(7) xor data_in(11) xor data_in(13) xor data_in(14) xor data_in(15) xor data_in(17) xor data_in(19) xor data_in(20) xor data_in(22) xor data_in(23) xor data_in(29) xor data_in(30);
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27 |
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28 | process (clk,rst)
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29 |
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30 | begin
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31 |
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32 | if (rst = '1') then
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33 | crc_block <= b"0000000";
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34 | elsif (clk'EVENT and clk = '1') then
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35 | if (crc_en = '1') then
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36 | crc_block <= crc_next_state;
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37 | end if;
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38 | end if;
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39 | end process;
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40 | end architecture behavior;
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