Forum: FPGA, VHDL & Co. RAM mit Filedaten intialisieren (VHDL)

daniel__m schrieb:
> Das sieht für mich wie das Initialisieren von RAM aus.
genau

> ohne Probleme in VHDL (siehe COE-File).

Ich will herstellerunabhängig schreiben. Ich kenne nur COE aus dem 
Memmorygenerator.

Gibt es da was für pur VHDL?

So ähnlich stehts auch im XST User Guide von Xilinx:

1

type RamType is array(0 to 127) of bit_vector(31 downto 0);

2

3

impure function InitRamFromFile (RamFileName : in string) return RamType is

4

  FILE RamFile : text is in RamFileName;

5

  variable RamFileLine : line;

6

  variable RAM : RamType;

7

begin

8

  for I in RamType'range loop

9

    readline (RamFile, RamFileLine);

10

    read (RamFileLine, RAM(I));

11

  end loop;

12

  return RAM;

13

end function;

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signal RAM : RamType := InitRamFromFile("rams_20c.data");

z.B. UG687, Seite 237.

Christian R. schrieb:
> So ähnlich stehts auch im XST User Guide von Xilinx:
> ...

Leider nur für Xilinx, bei Altera habe ich keine vergleichbare Funktion 
gefunden, und mache das nun für Simulation und Synthese zweigleisig:

Simulation: Eine Funktion (*.hex parser) die textio benutzt, 
initialisiert eine Konstante, welche dann ihrerseits dem RAM-Datenarray 
zugewiesen wird.

1

2

  file hex_in : text open read_mode is HEX_NAME; 

3

  ...

Synthese:

1

2

  attribute ram_init_file                 : string;

3

  attribute ram_init_file of RamxD        : variable is HEX_NAME;

Falls da jemand eine Lösung à la "InitRamFromFile" für Altera Devices 
kennt, ware cool.

Duke Scarring schrieb:

> Und hat das geklappt?

nein, es was bescheiden.

P. K. schrieb:

> Simulation: Eine Funktion (*.hex parser) die textio benutzt,
> initialisiert eine Konstante, welche dann ihrerseits dem RAM-Datenarray
> zugewiesen wird.

Das habe ich noch nicht ganz verstanden. Du schiebst eine Simulation an, 
die was erzeugt, das du dann im zweiten Schritt die Synthese benutzt?


> Falls da jemand eine Lösung à la "InitRamFromFile" für Altera Devices
> kennt, ware cool.
Das wäre nicht schlecht.

René D. schrieb:
> Das habe ich noch nicht ganz verstanden. Du schiebst eine Simulation an,
> die was erzeugt, das du dann im zweiten Schritt die Synthese benutzt?

Nein. Für die Simulation benutze ich die VHDL-library textio (was aber 
nicht synthetisierbar ist) und dem Synthesizer gebe ich den Filenamen 
mittels Attrribut weiter.

Ich erreiche so, dass ich sowohl für Synthese als auch für die 
Simulation dasselbe Datenfile (*.hex) habe.

Unschön an der Sache ist natürlich, dass die Synthese und die Simulation 
nicht zwingend genau gleich funktionieren (weil ich ja zwei verschiedene 
Arten benutze, das RAM zu bespassen). Das muss im HInterkopf behlten 
warden.

Duke Scarring schrieb:
> ReneD schrieb:
>> Ich wollte ein Outputfile
>> erzeugen, in dem die verwendeten Generics eingetragen werden. Bei die
>> Bitfiles die man sich als Referenz für später aufhebt, verliert man
>> schnell der Überblick. Das sollte ein kleines Docfile werden.
> Und hat das geklappt?
> Ich hatte den Eindruck, das die Ausgabefähigkeiten von XST recht
> begrenzt sind (nur irgendwas speziell binäres). Kann aber auch sein, das
> das mit ISIM war.
>
> Duke

Das Bedürfnis, alle Generics in einem File parallel zum Bitfile 
abzulegen, kann ich nachvollziehen. Kenne aber auch keine fertige Lösung 
dazu.

Was ich mir aber gut vorstellen könnte, dass der Author von VHDocL das 
auch eine nützliche Idee findet und das einbaut (oder selber einbauen, 
ist ja Perl und Open Source):
http://www.volkerschatz.com/hardware/vhdocl.html

VHDocL ist so wie Doxygen um Source Code zu dokumentieren, aber besser 
für Hardware Designs ausgelegt.

Ich habe mal damit rumgespielt und mit dem Autor ein paar E-Mails 
ausgetauscht (Habe kleine Fehler korrigiert und habe ihn dazu gebracht, 
das Records dokumentiert werden).

Obwohl es sein Hobby Projekt ist, nimmt er es sehr Ernst. Also es ist im 
daran gelegen, dass es nutzbar ist und dass wenn Leute Probleme haben, 
dass er sich dann auch Zeitnah dransetzt.

Habe auch versucht VHDocL in meinen Workflow zu integrieren, müsste 
dafür aber zuerst komplett auf Scriptbasierte Synthese+Place/Route 
umstellen (Bei Lattice Diamond lassen sich im Gui keine zusätzlichen 
Arbeitsschritte einbauen). Am Ende hatte ich einfach ein Batch-Script 
das hier bei Arbeit unter Windows läuft.
Zusammen mit einem automatischen Build-Server wird es natürlich noch 
nützlicher.

Am einfachsten einfach mal ausprobieren, VHDocL kann ja viele 
Informationen extrahieren und Darstellen auch wenn du noch keine extra 
VHDocL Komentare hinzufügst.

In einer anderen Arbeitssituation würde ich es Produktiv einsetzen.

Beim Xilinx bin ich inzwischen dazu übergegangen, mir den VHDL-wrapper 
des RAM-Cores zu schnappen und diesen in mehreren Versionen anzulegen, 
in denen ein entsprechendes MIF gelinkt wird.