Forum: FPGA, VHDL & Verilog Problem mit Array in VHDL

Author: Nighthawk 84 (Company: Privat) (nighthawk_84)
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Ich grüße euch!
Ich programmiere zur Zeit mit VHDL. Ich möchte gerne mehrere Register 
inizialieseren bzw. eine register file programmieren. Ich zeig euch kurz 
wie ich initialisiere:
-- W and B are generics W: integer : = 2 , B: integer := 8
type reg_file_type is array (2**W-1 DOWNTO 0) of STD_LOGIC_VECTOR(B-1 DOWNTO 0);
signal array_reg: reg_file_type; 
hier die Frage wie groß ist mein array? Ein Array mit 4 STD_LOGIC_VECTOR 
der Länge 8 bit oder? Wenn ja, wieso wenn ich diese Zuwesiung mache:
array_reg <= ("00000000", "00000000", "00000000", "00000000", "00000000");
meckert der Compiler nicht??



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