Timing Report

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Design Name decoder
Device, Speed (SpeedFile Version) XC2C256, -6 (14.0 Advance Product Specification)
Date Created Tue Sep 10 17:29:25 2013
Created By Timing Report Generator: version P.68d
Copyright Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 4.200 ns.
Max. Clock Frequency (fSYSTEM) 238.095 MHz.
Limited by Cycle Time for MPCIN
Clock to Setup (tCYC) 4.200 ns.
Clock Pad to Output Pad Delay (tCO) 4.500 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
AUTO_TS_F2F 0.0 4.2 178 178
AUTO_TS_P2P 0.0 4.5 3 3
AUTO_TS_P2F 0.0 1.8 1 1
AUTO_TS_F2P 0.0 2.7 3 3


Constraint: TS1000

Description: PERIOD:PERIOD_MPCIN:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
J1P3.Q to J1P3.D 0.000 4.200 -4.200
XLXI_1/counter<0>.Q to J1P3.D 0.000 4.200 -4.200
XLXI_1/counter<0>.Q to XLXI_1/counter<1>.D 0.000 4.200 -4.200


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
MPCIN to J1P1 0.000 4.500 -4.500
MPCIN to J1P2 0.000 4.500 -4.500
MPCIN to J1P3 0.000 4.500 -4.500


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
MPCIN to MPCIN.GCK 0.000 1.800 -1.800


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
J1P1.Q to J1P1 0.000 2.700 -2.700
J1P2.Q to J1P2 0.000 2.700 -2.700
J1P3.Q to J1P3 0.000 2.700 -2.700



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
MPCIN 238.095 Limited by Cycle Time for MPCIN

Setup/Hold Times for Clocks


Clock to Pad Timing

Clock MPCIN to Pad
Destination Pad Clock (edge) to Pad
J1P1 4.500
J1P2 4.500
J1P3 4.500


Clock to Setup Times for Clocks

Clock to Setup for clock MPCIN
Source Destination Delay
J1P3.Q J1P3.D 4.200
XLXI_1/counter<0>.Q J1P3.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<10>.Q J1P1.D 4.200
XLXI_1/counter<10>.Q J1P2.D 4.200
XLXI_1/counter<10>.Q J1P3.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<10>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<11>.Q J1P1.D 4.200
XLXI_1/counter<11>.Q J1P2.D 4.200
XLXI_1/counter<11>.Q J1P3.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<11>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<12>.Q J1P1.D 4.200
XLXI_1/counter<12>.Q J1P2.D 4.200
XLXI_1/counter<12>.Q J1P3.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<12>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<1>.Q J1P2.D 4.200
XLXI_1/counter<1>.Q J1P3.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<1>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<2>.Q J1P1.D 4.200
XLXI_1/counter<2>.Q J1P2.D 4.200
XLXI_1/counter<2>.Q J1P3.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<2>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<3>.Q J1P1.D 4.200
XLXI_1/counter<3>.Q J1P2.D 4.200
XLXI_1/counter<3>.Q J1P3.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<3>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<4>.Q J1P1.D 4.200
XLXI_1/counter<4>.Q J1P2.D 4.200
XLXI_1/counter<4>.Q J1P3.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<4>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<5>.Q J1P1.D 4.200
XLXI_1/counter<5>.Q J1P2.D 4.200
XLXI_1/counter<5>.Q J1P3.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<5>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<6>.Q J1P1.D 4.200
XLXI_1/counter<6>.Q J1P2.D 4.200
XLXI_1/counter<6>.Q J1P3.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<6>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<7>.Q J1P1.D 4.200
XLXI_1/counter<7>.Q J1P2.D 4.200
XLXI_1/counter<7>.Q J1P3.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<7>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<8>.Q J1P1.D 4.200
XLXI_1/counter<8>.Q J1P2.D 4.200
XLXI_1/counter<8>.Q J1P3.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<8>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<9>.Q J1P1.D 4.200
XLXI_1/counter<9>.Q J1P2.D 4.200
XLXI_1/counter<9>.Q J1P3.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<1>.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<3>.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<4>.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<5>.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<6>.D 4.200
XLXI_1/counter<9>.Q XLXI_1/counter<9>.D 4.200
XLXI_1/counter<0>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<2>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<0>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<10>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<10>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<10>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<11>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<11>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<12>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<2>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<1>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<2>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<3>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<4>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<5>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<7>.D 3.900
XLXI_1/counter<6>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<7>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<7>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<7>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<7>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<7>.Q XLXI_1/counter<8>.D 3.900
XLXI_1/counter<8>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<8>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<8>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<8>.Q XLXI_1/counter<12>.D 3.900
XLXI_1/counter<9>.Q XLXI_1/counter<0>.D 3.900
XLXI_1/counter<9>.Q XLXI_1/counter<10>.D 3.900
XLXI_1/counter<9>.Q XLXI_1/counter<11>.D 3.900
XLXI_1/counter<9>.Q XLXI_1/counter<12>.D 3.900


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 185
Number of Timing errors: 185
Analysis Completed: Tue Sep 10 17:29:25 2013